芯东西8月6日消息，随着芯片制程逐步推进到5nm及以下，下一步技术节点将会朝着哪个方向如何发展，也成为了业内人士十分关注的话题。

　　过去人们谈及芯片制程发展，往往都绕不开英特尔创始人之一戈登摩尔早年提出的“摩尔定律”——芯片上的晶体管数量约每隔18-24个月增加一倍，性能也将提升一倍。

　　但如今芯片制程节点已步入缓慢发展的阶段，同时有业内人士希望在十年内将节点从5nm推进至1nm，到时摩尔定律是否会彻底失效？衡量半导体进步的方法又有哪些？如何从度量的角度重新看待半导体发展？

　　针对这一话题，IEEE（美国电气电子工程师学会）在旗舰刊物《IEEE Spectrum》中特别发表了一篇文章，认为在摩尔定律逐渐失效的当下，现阶段以芯片制程来命名的方法已不够准确，需要提出一种新的芯片命名方法来标志半导体行业的发展。

　　其中，GMT度量法和LMC度量法则是目前学术界内较为主流的两大新命名法。以下为芯东西编译原文：

　　当前行业对半导体技术节点系统的命名方法与芯片实际的物理特征之间存在脱节，并且这一命名错误的现象已持续了大约20年。例如，命名“7nm”的晶体管实际上它的关键特征要比物理“7nm”大得多。

　　也就是说，即便行业不再需要对CMOS晶体管的几何结构进行压缩。同时，以节点为中心的半导体发展观点不能再像以前一样为行业指明前进的方向。

　　▲在20世纪90年代中期之前，逻辑技术节点等同其制造的CMOS晶体管的栅极长度。

　　有一种用来衡量晶体管集成密度的度量标准主要是尺寸，也称为金属半节距（metal half-pitch）和栅极长度（gate length）。

　　其中，金属半节距是芯片从上一个金属互连起点到下一个金属互连起点的一半距离。

　　在二维晶体管设计中，栅极长度主要是测量晶体管源极和漏极之间的空间，该空间里有着能控制源极和漏极之间电子流动的栅极堆栈。由于栅极的长短影响着开关器件的速度，因此栅极长度是决定晶体管性能的最重要尺寸单位。

　　在栅极长度和金属半节距大致相等的时代，它们代表了芯片制造技术的标志性特征。每一代芯片的栅极长度和金属半节距通常都会缩小30%，使得晶体管密度增加一倍，面积减半。

　　直到20世纪90年代中期，栅极长度和金属半节距的数据发展开始不一致。为了继续推动芯片速度和效率的发展，芯片制造商积极缩小了栅极长度。例如，使用所谓的130nm节点制造的晶体管，实际上有70nm的栅极。

　　这一方式导致的结果是，摩尔定律密度不断加倍延续，但栅极长度会不成比例地缩小。在大多数情况下，行业仍然遵循旧的节点命名习惯。

　　21世纪初，工程师们找到了让芯片不断改进的方法。例如，部分晶体管通过应变硅技术，可使电荷载流子能在较低的电压下更快地迁移，从而提高CMOS器件的速度和功率效率，且不会使栅极长度变得更短。

　　由于电流泄漏问题，研究人员需要对CMOS晶体管的结构进行调整。2011年，英特尔在开发22nm工艺节点时，改用了FinFET工艺技术，使芯片栅极长度为26nm、半节距为40nm、鳍片为8nm。

　　IEEE终身研究员和英特尔资深人士Paolo Gargini谈到，现在行业中普遍使用的节点命名方法在未来将毫无意义，因为它与芯片上实际相关的任何尺寸都没有关系。因此，芯片行业需要寻找一个新的衡量标准。

　　一个解决方案是简单地根据晶体管重要实际特性的大小，重新调整命名法。但这并不意味着回到用栅极的长度来命名，而是使用两种方法来表示制造逻辑晶体管所需面积的实际限制。

　　其中，一种叫做接触栅间距，指一个晶体管栅极到另一个晶体管栅极之间的最小距离；另一个重要的度量是金属间距，主要测量两个水平互连之间的最小距离。

　　Arm首席研究工程师Brian Cline解释，这两个度量标准是在新制程节点中创建逻辑的“最小公分母”，两个值的乘积估计了晶体管的最小可能面积。

　　今年四月，IEEE国际设备和系统路线图（IRDS）主席Gargini提出，建议芯片行业采用接触式栅极节距（G）、金属节距（M）、层数（T）这三项指标来“回归现实”。“要评估晶体管密度，你只需要知道这三个参数。”Gargini说。

　　IRDS的路线图显示，行业即将推出的5nm芯片的接触栅距为48nm，金属间距为36nm，并具有单层结构，即公制G48M36T1。

　　▲GMT方法。光刻技术的局限性：极紫外光刻（EUV）是当前行业最先进的光刻技术，其依赖波长为135mm的光。这意味着芯片尺寸将很快停止缩小，芯片制造商将不得不转向单片3D集成，增加晶体管层次，以保持硅CMOS密度的增加。GMT方法通过说明栅极节距和金属节距的大小，以及层数来对此进行标注。

　　与节点命名法一样，GMT度量标准的栅极间距和金属间距值将在未来十年内继续缩小。但它们的发展速度会越来越慢，按照目前进展，大约需要10年后才可达到终点。届时，金属间距将接近极紫外光刻（EUV）能解决的极限。

　　“大约在2029年，我们的光刻技术就会到达极限。”Gargini认为，在这之后，芯片技术前进的方向就是堆叠，这是增加晶体管密度的唯一方法。

　　与此同时，层数（T）将变得非常重要。目前先进的硅CMOS是单层晶体管，由十几个金属互连层连接到电路中。如果能构建两层晶体管，器件的密度将提高一倍。

　　十多年来，工业研究人员一直在探索生产“单片3D集成电路”的方法，这种芯片是将晶体管层层叠起。但这并非易事，因为硅加工的温度通常很高，以至于建造一层时会对另一层造成损坏。

　　目前，比利时纳米技术研究公司Imec、法国的CEA-Leti、英特尔等公司和研究机构正在开发一种技术，可以在CMOS逻辑中构建两种类型的晶体管技术（NMOS和PMOS）。

　　还有一种非硅技术也能更快地推动单片3D集成的发展。例如，麻省理工学院教授Max Shulaker和其同事参与了“依赖于碳纳米管晶体管层的3D芯片”的开发。

　　此外，还有一部分群体则致力于研究在硅上方的金属互连层内构建逻辑或存储设备，包括用原子稀薄的半导体（如二硫化钨）制成的微机械继电器和晶体管。

　　大约在一年前，一群著名的学者聚集在美国加州大学伯克利分校（University of California，Berkeley）组成一个非正式小组，并提出了自己的衡量标准。

　　该小组由半导体研究领域的大牛组成，包括胡正明、刘子在（Tsu-Jae King Liu）和Jeffrey Bokor。其中，Jeffrey Bokor是加州大学伯克利分校的电气工程系主任，胡正明是台积电前CTO，刘子在是工程学院院长和英特尔董事会成员。

　　专家们正寻求一种能避免节点终结的度量标准。在他们看来，这个度量最重要的是不会像现在的制程命名法一样，发展到1nm以下越趋近于0就越难命名，这意味着该数字应随着半导体技术的进步而加大，而不是减小。同时，它还必须是简单和准确的，与改进半导体技术的主要目的相关。

　　因此，他们不仅需要找出像GMT度量标准那样，描述用于制造处理器的技术，还要考虑影响整个计算机系统性能的其他关键方面。

　　一台计算机最基本的功能就是逻辑、内存以及它们之间的连接。因此，斯坦福大学著名教授、台积电研发副总裁黄汉森（Philip Wong）与其同事选择了这些成分的密度作为参数，分别称为DL、DM和DC，并将这一命名方法称为LMC度量。

　　其中，DL指逻辑晶体管的密度，单位是每平方毫米的设备数；DM指系统主存储器的密度，单位为每平方毫米内存中系统主内存的密度；DC指逻辑与主存储器之间的连接密度，单位是每平方毫米的互连数。

　　LMC度量法的发起者表示，在当今以数据为中心的计算时代，DL、DM和DC的改进，为计算系统的整体速度和能源效率做出了主要贡献。他们绘制了历史数据，显示了逻辑、内存和连接增长之间的相关性，发现DL、DM和DC的平衡增长已持续了数十年。

　　▲LMC方法，通过表述逻辑密度（DL）、主存储器密度（DM）以及连接它们的互连密度（DC）来获取技术的价值。

　　研究人员认为，这种平衡隐含在计算机架构中，并适用于各种复杂程度的计算系统，包括移动设备、台式PC甚至世界上最快的超级计算机。黄汉森谈到，这种均衡的增长表明，未来将需要类似的改进。

　　DL可能是大家最为熟悉的一个数值，因为自第一批集成电路问世以来，人们就一直在计算芯片上的晶体管数量。据了解，迄今为止DL值最大的是一个135兆位的SRAM阵列，其使用台积电5nm工艺制造，相当于每平方毫米封装2.86亿个晶体管。若在LMC命名法中，它的名字应为286M。

　　但逻辑块比SRAM更复杂、更不统一、密度更低，因此仅凭SRAM来判断这项技术可能不公平。

　　2017年，彼时的英特尔高级研究员Mark Bohr提出了一个使用某些普通逻辑单元加权密度的公式。该公式考察了简单且普遍存在的双输入晶体管与非门，以及一种常见但更复杂的电路（称为扫描触发器）的单位面积晶体管数。

　　据了解，该方法根据小栅极和大栅极的比例对每个元素加权，以计算每平方毫米单个晶体管的结果。

　　AMD高级研究员Kevin Gillespie谈到，AMD内部正在使用类似的测量方法。“如果一个度量标准不考虑设备的连接方式，这是不准确的。”他说。

　　另一方面，Arm则放弃了单一指标测量的尝试，而是希望从完整的处理器设计中提取电路功能块的密度。“我认为对硬件应用来说，没有一个适合所有硬件的逻辑密度度量标准。”Arm的相关研究人员提到。

　　在他看来，不同类型的芯片和系统的差异太大，CPU、GPU、神经网络处理器和数字信号处理器等处理器均具有不同的逻辑和SRAM比率。

　　因此在最后，LMC度量法的发起者选择不指定特定的DL测量方法，而将其留给业界讨论。

　　测量DM要更简单一些。目前，主存储器通常指DRAM，因为它价格便宜、耐用性高，且读写速度相对较快。

　　DRAM单元由单个晶体管组成，且它的晶体管控制着电容器的访问。电容器主要内置于硅上方的互连层中，因此密度不仅受晶体管尺寸的影响，还受互连结构几何形状的影响。

　　LMC小组在已发表文献中提到，现阶段他们发现最高的DM值来自三星。2018年，三星详细介绍了其DRAM技术，并将密度提高到每平方毫米2亿个单元。

　　但值得注意的是，DRAM不一定能始终保持主存储器的地位。目前，其他的存储技术，如磁阻RAM、铁电RAM、电阻RAM和相变RAM等替代存储技术已投入商业生产，其中一部分作为嵌入式处理器本身的存储器，另一部分则作为独立芯片。

　　在当下的计算系统中，如何在主存储器和逻辑之间提供足够的连接，已成为一个主要瓶颈。DC所衡量的就是处理器和内存之间的互连数，这主要通过封装级技术实现，而非芯片制造技术。

　　与逻辑密度和存储密度相比，DC在过去数十年里的发展并不稳定。相反，随着新封装技术的引入和改进，它出现了离散跳跃，单裸片芯片系统（SoC）开始给2.5D或3D封装的小芯片（Chiplet）集成方法让路。

　　其中，使用台积电的3D芯片堆叠技术，能使SoC每平方毫米拥有1.2万条互连线。

　　但DC不一定需要将逻辑连接到单独的存储芯片。对某些系统来说，主存储器是完全嵌入式的。例如，Cerebras Systems的大芯片完全依赖嵌入在一块巨大硅片上的SRAM。

　　英特尔CTO Michael Mayberry认为，用一个数字来描述半导体节点的先进性时代已经一去不复返。原则上，他更倾向于使用一个能全面测量的系统级度量法。

　　他希望LMC能拓展更多详细的测量方法，包括制定要测量的数据和测量方式。例如DM值，它可能需要与其处理器所在同一芯片封装内的存储器相关。

　　但目前看来，像LMC一样基于密度的度量法，以及像GMT那样基于光刻技术的度量法，都离芯片代工厂和存储芯片制造商客户的需求相去甚远。

　　AMD的Gillespie谈到，每一个芯片设计都围绕着面积密度、性能、功率和成本四个轴进行权衡，但没有一个单独的数字可以反映出节点的性能好坏。

　　“内存和存储最重要的衡量标准仍然是单位成本。”全球第三大DRAM制造商美光科技（Micron Technologies）高级研究员兼副总裁Gurtej Singh Sandhu谈到，除了内存和存储之外，基于特定市场应用的各种性能指标也需密切考虑。

　　“这些方法只有在以晶体管缩放为主导的应用中才有用。”格罗方德（GlobalFoundries）负责工程和质量的高级副总裁Gregg Bartlett认为，目前只有少数几家公司在先进制程领域进行研发和生产，他们的客户和应用数量也有限，因此新的测量方法与绝大多数半导体行业的关联度不大。

　　据了解，格罗方德在2018年时宣布停止进军7nm领域。现阶段，全球只有英特尔、三星和台积电三家公司在追求最后几个CMOS逻辑节点，但这三家公司却占据了全球半导体制造领域的绝大部分市场。

　　在Bartlett看来，CMOS逻辑与专用技术（如嵌入式非易失性存储器、毫米波无线电）的集成对行业的未来至关重要，而不是缩放晶体管大小。但对许多半导体消费者来说，持续缩小晶体管尺寸非常重要。

　　对于黄汉森和LMC的支持者来说，在晶体管缩放重要性不高的时代，半导体行业需要明确自身长期发展的方向，才能招募到技术人才来共同推动行业发展。

　　对于Gargini和GMT的支持者来说，GMT度量法的提出是为了保持行业的正常发展。在Gargini看来，没有度量标准的同步发展，行业的效率就会降低。“直到硅CMOS完全停止收缩，我们还有10年的时间。”他说。